vivado简单工程

news/2024/9/6 6:09:44 标签: fpga开发

创建vivado工程
1 选择设备(board u50)
2 添加source 文件,这里以mut2.v为例
///******************************
`timescale 1ns / 1ps

module mux2(
    a,
    b,
    sel,
    out
);
    input a;
    input b;
    input sel;
    output out;
    
    assign out=(sel==1)?a:b;
    
endmodule
///**********************************
3 添加仿真文件,以mux2_tb为例
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 08/24/2023 08:46:23 AM
// Design Name: 
// Module Name: mux2_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module mux2_tb(

    );
    
    reg s_a;
    reg s_b;
    reg sel;
    wire out;
    
    mux2 mux2_inst0(
        .a(s_a),
        .b(s_b),
        .sel(sel),
        .out(out)
    );
    
    initial begin
        s_a=0;s_b=0;sel=0;
        #200;
        s_a=0;s_b=0;sel=1;
        #200;
        s_a=0;s_b=1;sel=0;
        #200;
        s_a=0;s_b=1;sel=1;
        #200;
        s_a=1;s_b=0;sel=0;
        #200;
        $stop;
      
    end
  
    
endmodule

4 运行仿真,目的是检查基本功能有没有问题
5 运行synthesis,目的是检测时序是不是有问题
6 生成工程,运行implementation,这一步会生成中间文件,为下一步配置io引脚做准备
7 配置io引脚
1)点击open implemented design 
2)点击layout-->i/o planning,选择引脚配置,这里需要查看用户手册
3) 保存生成IO.xdc时序约束文件

8 执行generate bitstream,生成硬件文件
 


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